論理暗号化

トロイ検出

defect coverage

test compaction

low power

test generation

assignment decision daiagram

scheduling for testability

binding for testability

behavioral synthesis

2 pattern test

1 pattern test

State transition Coverage

Fault dependent

Fault Independent

FSM

Test Plan

RT Level

Design for Testability

Detect Coverage

Stuck at fault

n Detection

Test Pattern

Hardware Software Co-Design

CAD

Test

System LSI

Informatics, Computer systems, Computer System Network

Manufacturing technology (mechanical, electrical/electronic, chemical engineering), Electronic devices and equipment, Electronic Device/Electronic Equipment

1987
Meiji University, Faculty of Engineering, Department of Electronics & Communication

Jan. 2009 - Present
ディペンダブルコンピューティング研究専門委員, 電子情報通信学会

Jan. 2017 - Dec. 2019
Chair of Steering Comittee, IEEE Workshop on RTL and High Level Testing

01 Apr. 2011 - 31 Mar. 2015

Apr. 2011 - Mar. 2015
情報処理学会論文誌TSLDM（Transactions on System LSI,Design Methogology）編集委員, 情報処理学会

May 2006 - May 2010
電子情報通信学会和文論文誌D編集委員, 電子情報通信学会

Apr. 2005 - Mar. 2008
ディペンダブルコンピューティング研究会幹事, 電子情報通信学会

Workshop on RTL and High Level testing, Best Paper Award (WRTLT'19)
A Don’t Care Identification-Filling Co-Optimization Method for Low Capture Power Testing Using Partial MaxSAT, International society
Kenichiro Misawa;Toshinori Hosokawam Hiroshi Yamazaki;Masayoshi Yoshimura;and Masayuki Arai

IEEE, Best Paper Award
A Scheduling Method for Hierarchical Testability Using Results of Test Environment Generation, International society
Jun Nishimaki;Toshinori Hosokawa;Hideo Fujiwara

IEEE, Best Paper Award
A Scheduling Method for Hierarchical Testability Using Results of Test Environment Generation, International society
Jun Nishimaki;Toshinori Hosokawa;and Hideo Fujiwara

★A Multiple Target Test Generation Method for Gate-Exhaustive Faults to Reduce the Number of Test Patterns Using Partial MaxSAT
Ryuki Asami; Toshinori Hosokawa; Masayoshi Yoshimura; and Masayuki Arai
Proceedings of 33rd IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, Oct. 2020, Refereed, Not invited
Corresponding

★A Low Capture Power Oriented X-Identification-Filling Co-Optimization Method
Toshinori HOSOKAWA; Kenichiro MISAWA; Hiroshi YAMAZAKI; Masayoshi YOSHIMURA; and Masayuki ARAI
Proceedings of 26th IEEE International Symposium on On-Line Testing and Robust System Design, Jul. 2020, Refereed, Not invited
Lead

★A Test Sensitization State Compaction Method on Controller Augmentation
Yuki IKEGAYA; Toshinori HOSOKAWA; Yuta ISHIYAMA; and Hiroshi YAMAZAKI
Proceedings of 26th IEEE International Symposium on On-Line Testing and Robust System Design, Jul. 2020, Refereed, Not invited
Corresponding

★Universal Testing for Linear Feed Forward/Feedback Shift Registers
Hideo Fujiwara; Katsuya Fujiwara; and Toshinori Hosokawa
IEICE Transactions on Information and Systems, May 2020, Refereed, Not invited
Last

CRLock: A SAT and FALL Attacks Resistant Logic Locking Method at Register Transfer Level
Masayoshi Yoshimura; Atsuya Tsujikawa; Hiroshi Yamazaki; Toshinori Hosokawa
2022 IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), Oct. 2022, Refereed, Not invited
Last

An Additional State Transition Insertion Method to Improve Transition Fault Coverage for Controllers
Kyohei Iizuka; Toshinori Hosokawa; Hiroshi Yamazaki and Masayoshi Yoshimura
Digest of Papers of 22nd Workshop on RTL and High Level Testing, Nov. 2021, Refereed, Not invited
Corresponding

A Don’t Care Filling Method for Control Signal Values of Controllers to Enhance Fault Diagnosability at Register Transfer Level
Kohei Tsuchibuchi; Toshinori Hosokawa and Koji Yamazaki
Digest of Papers of 22nd Workshop on RTL and High Level Testing, Nov. 2021, Refereed, Not invited
Corresponding

An Estimation Method of Defect Types Using Artificial Neural Networks and Fault Detection Information
Natsuki Ota; Toshinori Hosokawa; Koji Yamazaki; Yukari Yamauchi and Masayuki Arai
Digest of Papers of 22nd Workshop on RTL and High Level Testing, Nov. 2021, Refereed, Not invited
Corresponding

A Test Generation Method Using Information of Design for Testability at Register Transfer Level
Kenta Nakamura; Yuta Ishiyama and Toshinori Hosokawa
Digest of papers of THE 21ST WORKSHOP ON RTL AND HIGH LEVEL TESTING, Nov. 2020, Refereed, Not invited
Last

A Don't Care Identification-Filling Co-Optimization Method for Low Capture Power Testing Using Partial MaxSAT
Kenichiro Misawa; Toshinori Hosokawam Hiroshi Yamazaki; Masayoshi Yoshimura; and Masayuki Arai
Digest of papers of the 20th Workshop on RTL and High-Level Testing (WRTLT’19), Dec. 2019, Refereed, Not invited
Corresponding

A State Assignment Method to Improve Transition Fault Coverage for Controllers
Masayoshi Yoshimura; Yuki Takeuchi; Hiroshi Yamazaki; and Toshinori Hosokawa
Proceedings of IEEE the 22nd International Symposium Defect and Fault Tolerance in VLSI and Nanotechnology Systems, Oct. 2019, Refereed, Not invited
Corresponding

A Low Capture Power Oriented X-filling Method Using Partial MaxSAT Iteratively
Toshinori Hosokawa; Kenichiro Misawa; Yuki Hirama; Hiroshi Yamazaki; Masayoshi Yoshimura; and Masayuki Arai
Proceedings of IEEE the 22nd International Symposium Defect and Fault Tolerance in VLSI and Nanotechnology Systems, Oct. 2019, Refereed, Not invited
Lead

A Controller Augmentation Method to Improve Transition Fault Coverage for RTL Data-Paths
Yuki Takeuchi; Toshinori Hosokawa; Hiroshi Yamazaki; and Masayoshi Yoshimura
Proceedings of the 25th IEEE International Symposium on On-Line Testing and Robust System Design, Jul. 2019, Refereed, Not invited
Corresponding

A Design for Testability Method for k-Cycle Capture Test Generation
Yuta Ishiyama; Toshinori Hosokawa; and Hiroshi Yamazaki
Proceedings of the 25th IEEE International Symposium on On-Line Testing and Robust System Design, Jul. 2019, Refereed, Not invited
Corresponding

A Test Generation Method Based on k-Cycle Testing for Finite State Machines
Yuya Kinoshita; Toshinori Hosokawa; and Hideo Fujiwara
Proceedings of the 25th IEEE International Symposium on On-Line Testing and Robust System Design, Jul. 2019, Refereed, Not invited
Corresponding

A Controller Augmentation Method for k-cycle Capture Test Generation Using Partial Scan Designs
Yuta Ishiyama; Toshinori Hosokawa; and Hiroshi Yamazaki
Digest of Papers of the Nineteenth Workshop on RTL and High Level Testing, Oct. 2018, Refereed, Not invited

A design for testability method to improve transition fault coverage using controller augmentation at register transfer level
Yuki Takeuchi; Toshinori Hosokawa; Hiroshi Yamazaki; and Masayoshi Yoshimura
Digest of Papers of the Nineteenth Workshop on RTL and High Level Testing, Oct. 2018, Refereed, Not invited

Strongly Secure Scan Design Using Extended Shift Registers and Evaluation of Security
山崎紘史,細川 利典,藤原 秀雄
電子情報通信学会論文誌, Aug. 2018, Refereed, Not invited

A Capture Safe Static Test Compaction Method Based on Don't Cares
Sayuri Ochi; Hiroshi Yamazaki; Toshinori Hosokawa; and Masayoshi Yoshimura
Proceedings of the 24th IEEE International Symposium on On-Line Testing and Robust System Design, Jul. 2018, Refereed, Not invited

A Test Register Assignment Method Based on Controller Augmentation to Reduce the Number of Test Patterns
Toshinori Hosokawa; Shun Takeda; Hiroshi Yamazaki; and Masayoshi Yoshimura
Proceedings of the IEEE 24th International Symposium on On-Line Testing And Robust System Design, Jul. 2018, Refereed, Not invited
Lead

A Sequentially Untestable Fault Identification Method Based on n-Bit State Cube Justification
Toshinori Hosokawa; Morito Neki; Masayoshi Yoshimura; Hiroshi Yamazaki; Masayuki Arai; Hiroyuki Yotsuyanagi; and Masaki Hashizume
Proceedings of the 24th IEEE International Symposium on On-Line Testing and Robust System Design, Jul. 2018, Refereed, Not invited
Lead

A Test Register Assignment Method to Reduce the Number of Test Patterns Using Controller Augmentation
Syun Takeda; Toshinori Hosokawa; Hiroshi Yamazaki and Masayoshi Yoshimura
Digest of Papers of IEEE the 5th Workshop on Design Automation for Understanding Hardware Designs, Mar. 2018, Refereed, Not invited

A Secure Design Method to Detect for Trojan Circuit inserted in Manufacturing Process
Yoshinobu Okuda; Kohei Ohyama; Masayoshi Yoshimura; and Toshinori Hosokawa
Digest of Papers of IEEE the 5th Workshop on Design Automation for Understanding Hardware Designs, Mar. 2018, Refereed, Not invited

A Sequentially Untestable Fault Identification Method Based on State Cube Justification
Morito Niseki; Toshinori Hosokawa; Masayoshi Yoshimura; Hiroshi Yamazaki; Masayuki Arai; Hiroyuki Yotsuyanagi; and Masaki Hashizume
Digest of Papers of IEEE the Eighteenth Workshop on RTL and High Level Testing, Dec. 2017, Refereed, Not invited

A Low Power Oriented Static Test Compaction Method Based on Don’t Care Bits
Sayuri Ochi; Hiroshi Yamazaki; Toshinori Hosokawa; and Masayoshi Yoshimura
Digest of Papers of IEEE the 18th Worksop on RTL and High Level Testing, Dec. 2017, Refereed, Not invited

A Don't Care Filling Method for Low Capture Power based on Correlation of FF Transitions Using SAT
Masayoshi YOSHIMURA; Yoshiyasu TAKAHASHI; Hiroshi YAMAZAKI; Toshinori HOSOKAWA
IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences, Dec. 2017, Refereed, Not invited

A Dynamic Test Compaction Method on Low Power Test Generation Based on Capture Safe Test Vectors
Toshinori Hosokawa; Atsushi Hirai; Hiroshi Yamazaki; and Masayuki Arai
Proceedings of IEEE the 20th International Symposium Defect and Fault Tolerance in VLSI and Nanotechnology Systems, Oct. 2017, Refereed, Not invited
Lead

A Low Capture Power Test Generation Method Based on Capture Safe Test Vector Manipulation
Toshinori Hosokawa; Atsushi Hirai; Yukari Yamauchi; Masayuki Arai
IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, Sep. 2017, Refereed, Not invited

Controller Augmentation and Test Point Insertion at RTL for Concurrent Operational Unit Testing
Toshinori Hosokawa; Shun Takeda; Hiroshi Yamazaki and Masayoshi Yoshimura
The Proceedings of Paper of 2017 IEEE 23rd International Symposium on On-Line Testing and Robust System Design, Jul. 2017, Refereed, Not invited
Lead

A Hardware Trojan Circuit Detection Method Using Activation Sequence Generations
Masayoshi YOSHIMURA; Tomohiro BOUYASHIKI; and Toshinori HOSOKAWA
The Proceedings of Paper of 2017 IEEE 22nd Pacific Rim International Symposium on Dependable Computing, Jan. 2017, Refereed, Not invited
Corresponding

A Diagnostic Fault Simulation Method for a Single Universal Logical Fault Model
Toshinori Hosokawa; Hideyuki Takano; Hiroshi Yamazaki; and Koji Yamazaki
The Proceedings of Papers of 2017 IEEE 22nd Pacific Rim International Symposium on Dependable Computing, Jan. 2017, Refereed, Not invited
Lead

A Diagnostic Fault Simulation Method for a Single Universal Logical Fault Model
Toshinori Hosokawa; Hideyuki Takano; Hiroshi Yamazaki; Koji Yamazaki
2017 IEEE 22ND PACIFIC RIM INTERNATIONAL SYMPOSIUM ON DEPENDABLE COMPUTING (PRDC 2017), 2017, Refereed, Not invited

A Hardware Trojan Circuit Detection Method Using Activation Sequence Generations
Masayoshi Yoshimura; Tomohiro Bouyashiki; Toshinori Hosokawa
2017 IEEE 22ND PACIFIC RIM INTERNATIONAL SYMPOSIUM ON DEPENDABLE COMPUTING (PRDC 2017), 2017, Refereed, Not invited

A Binding Method to Generate Easily Testable Functional Time Expansion Models
Mamoru Sato; Tetsuya Masuda; Jun Nishimaki; Toshinori Hosokawa (Nihon University) and Hideo Fujiwara (Osaka Gakuin University)
Digest of Papers of IEEE the Seventeenth Workshop on RTL and High Level Testing, Nov. 2016, Refereed, Not invited
Corresponding

A Design for Testability Method at RTL for Concurrent Operational Unit Testing
Shun Takeda; Toshinori Hosokawa; Hiroshi Yamazaki (Nihon University) and Masayoshi Yoshimura (Kyoto Sangyo University)
Digest of Papers of IEEE the Seventeenth Workshop on RTL and High Level Testing, Nov. 2016, Refereed, Not invited
Corresponding

Strongly Secure Scan Design Using Extended Shift Registers
Hiroshi Yamazaki; Toshinori Hosokawa (Nihon University) and Hideo Fujiwara (Osaka Gakuin University)
Digest of Papers of IEEE the Seventeenth Workshop on RTL and High Level Testing, Nov. 2016, Refereed, Not invited

A scheduling method for hierarchical testability based on test environment generation results
Jun Nishimaki; Toshinori Hosokawa; and Hideo Fujiwara
Proceedings of Papers of European Test Symposium, May 2016, Refereed, Not invited
Corresponding

A Sequence Generation Method to detect Hardware Trojan Circuits
Masayoshi Yoshimura; Tomohiro Bouyashiki and Toshinori Hosokawa
Digest of Papers of IEEE the 16th Worksop on RTL and High Level Testing, Nov. 2015, Refereed, Not invited
Corresponding

A Fault Diagnosis Method for a Single Universal Logical Fault Model Using Multi Cycle Capture Test Sets
Hideyuki Takano; Hiroshi Yamazaki; Toshinori Hosokawa and Koji Yamazaki
Digest of Papers of IEEE the 16th Worksop on RTL and High Level Testing, Nov. 2015, Refereed, Not invited
Corresponding

A low capture power test generation method using capture safe test vectors
Atsushi Hirai; Toshinori Hosokawa; Yukari Yamauchi; and Masayuki Arai
Proceedings of Papers of European Test Symposium, May 2015, Refereed, Not invited
Corresponding

A Multi Cycle Capture Test Generation Method for Low Capture Power Dissipation
Hiroshi Yamazaki; Jun Nishimaki; Toshinori Hosokawa; and Masayoshi Yoshimura
Digest of Papers of IEEE Designing with Uncertainty Opportunities & Challenges workshop, Mar. 2015, Refereed, Not invited
Corresponding

A Binding Method for Hierarchical Testability Using Results of Test Environment Generation
Jun Nishimaki; Toshinori Hosokawa and Hideo Fujiwara
Digest of Papers of IEEE the 2nd Workshop on Design Automation for Understanding Hardware Designs, Mar. 2015, Refereed, Not invited
Corresponding

A Don't Care Filling Method to Reduce Capture Power based on Correlation of FF Transitions
Masayoshi Yoshimura; Yoshiyasu Takahashi; Hiroshi Yamazaki; Toshinori Hosokawa
2015 IEEE 24TH ASIAN TEST SYMPOSIUM (ATS), 2015, Refereed, Not invited

A Test Generation Method for Data Paths Using Easily Testable Functional Time Expansion Models and Controller Augmentation
Tetsuya Masuda; Jun Nishimaki; Toshinori Hosokawa; Hideo Fujiwara
2015 IEEE 24TH ASIAN TEST SYMPOSIUM (ATS), 2015, Refereed, Not invited

A Simulation Based Low Capture Power Test Generation Method Using Capture Safe Test Vectors
Atsushi Hirai; Toshinori Hosokawa; Yukari Yamauchi and Masayuki Arai
Digest of Papers of IEEE the 15th Worksop on RTL and High Level Testing, Nov. 2014, Refereed, Not invited
Corresponding

A Scheduling Method for Hierarchical Testability Using Results of Test Environment Generation
Jun Nishimaki; Toshinori Hosokawa and Hideo Fujiwara
Digest of Papers of IEEE the 15th Worksop on RTL and High Level Testing, Nov. 2014, Refereed, Not invited
Corresponding

A Controller Augmentation Method to Generate Easily Testable Functional k-Time Expansion Models for Data Path Circuits
Yusuke KODAMA; Jun NISHIMAKI; Tetsuya MASUDA; Toshinori HOSOKAWA (Nihon Univ.) and Hideo FUJIWARA (Osaka Gakuin univ.)
IEEE The Fourteenth Workshop on RTL and High Level Testing, Nov. 2013, Refereed, Not invited
Lead

Functional Unit and Register Binding Methods for Hierarchical Testability
Jun NISHIMAKI; Toshinori HOSOKAWA (Nihon Univ.) and Hideo FUJIWARA (Osaka Gakuin univ.)
IEEE The Fourteenth Workshop on RTL and High Level Testing, Nov. 2013, Refereed, Not invited
Lead

A Test Compaction Oriented Don't Care Identification Method Based on X-bit Distribution
Hiroshi Yamazaki; Motohiro Wakazono; Toshinori Hosokawa; Masayoshi Yoshimura
IEICE TRANSACTIONS ON INFORMATION AND SYSTEMS, Sep. 2013, Refereed, Not invited

A Don't Care Identification Method for Test Compaction
Hiroshi Yamazaki; Motohiro Wakazono; Toshinori Hosokawa; Masayoshi Yoshimura
PROCEEDINGS OF THE 2013 IEEE 16TH INTERNATIONAL SYMPOSIUM ON DESIGN AND DIAGNOSTICS OF ELECTRONIC CIRCUITS & SYSTEMS (DDECS), 2013, Refereed, Not invited

A smart Trojan circuit and smart attack method in AES encryption circuits
Masayoshi Yoshimura; Amy Ogita; Toshinori Hosokawa
Proceedings - IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 2013, Refereed, Not invited

A Test Point Insertion Method Using Don’t Care Identification and Test Compaction Techniques to Reduce Test Application Time for Transition Faults
A. Takahashi; H. Yamazaki (Nihon University); M. Yoshimura (Kyushu University)
IEEE The Thirteenth Workshop on RTL and High Level Testing, Nov. 2012, Refereed, Not invited
Lead

An Estimation of Trojan Circuits on AES Encryption Circuits
M. Yoshimura (Kyushu University); Amy Ogita (Nihon University)
IEEE The Thirteenth Workshop on RTL and High Level Testing, Nov. 2012, Refereed, Not invited

A Test Compactin Oriented Don't Care Identification Method
Hiroshi Yamazaki; Motohiro Wakazono; Toshinori Hosokawa; and Masayoshi Yoshimura
IEEE Twelfth International Workshop on RTL and High Level Testing, Nov. 2011, Refereed, Not invited

A Binding Method for Hierarchical Testing Using the Results of Test Environment Generation
Hiroaki Fujiwara; Toshinori Hosokawa; Ryoichi Inoue; and Hideo Fujiwara
IEEE Twelfth International Workshop on RTL and High Level Testing, Nov. 2011, Refereed, Not invited

A Comprehensive Functional Time Expansion Moel Generation Method for Datapaths Using Controllers
Teppei Hayakawa; Masayoshi Yoshimura
Proceedings of IEEE the 11th Workshop on RTL and High Level testing, Dec. 2010, Refereed, Not invited
Lead

A Fault Dependent Test Generation Method for State-Observable FSMs to Increase Defect Coverage under the Test Length Constraint
Ryoichi Inoue; Hideo Fujiwara
IEICE TRANSACTIONS on Information and Systems, Jan. 2010, Refereed, Not invited

A Test Generation Method for Datapath Circuits Using Functional Time Expansion Models
Kazuya Sugiki; Toshinori Hosokawa; Masayoshi Yoshimura
Proceedings of IEEE The 9th Workshop on RTL and High Level Testing, Nov. 2008, Refereed, Not invited

A Bit Flipping Reduction Method for Pseudo Random Patterns Using Don't Care Identification on BAST Architecture
LingLing Wan; Motohiro Wakazono; Toshinori Hosokawa; Masayoshi Yoshimura
Proceedings of IEEE The 9th Workshop on RTL and High Level Testing, Nov. 2008, Refereed, Not invited

A Test Generation Method for State-Observable FSMs to Increase Defect Coverage under the Test Length Constraint
Inoue; R.; Hosokawa; T.; Fujiwara; H.;
Proceedings of IEEE the 17th Asian Test Symposium (ATS'08), Nov. 2008, Refereed, Not invited

A Test Generation Method for State Observable FSMs to Increase Defect Coverage under the Test Length Constraint
Ryoichi Inoue; Toshinori Hosokawa; Hideo Fujiwara
Proceedings of IEEE The 8th Workshop on RTL and High Level Testing, Oct. 2007, Not refereed, Not invited

Fault-dependent/independent Test Generation Methods for State Observable FSMs
Toshinori Hosokawa; Ryoichi Inoue; Hideo Fujiwara
Proceedings of IEEE the 16th Asian Test Symposium (ATS'07), Oct. 2007, Refereed, Not invited
Lead

故障活性化率向上のためのn回検出テスト生成法
細川利典,山崎浩二
電子情報通信学会論文誌D（情報・システム）, Jun. 2007, Refereed, Not invited
Lead

Fault Dependent/Independent 2-Pattern Test Generation Methods for State Observable FSMs
Toshinori Hosokawa; Ryoichi Inoue(Nihon University); Hideo Fujiwara(NAIST)
Proceedings of IEEE The 7th Workshop on RTL and High Level Testing, Nov. 2006, Not refereed, Not invited
Lead

An Effective Design for Hierarchical Test Generation Based on Strong Testability
Hideyuki Ichihara; Naoki Okamoto; Tomoo Inoue; Toshinori Hosokawa; Hideo Fujiwara
Proceedings of IEEE the 14th Asian Test Symposium (ATS'05), Dec. 2005, Refereed, Not invited

A Functional Test Method for State Observable FSMs
Toshinori Hosokawa; Hideo Fujiwara
Proceedings of IEEE The 6th Workshop on RTL and High Level Testing, Jul. 2005, Refereed, Not invited
Lead

A DFT Selection Method for Reducing Test Application Time of System-on-Chips
M.Miyazaki; T.Hosokawa; H.Date; M.Muraoka; and H.Fujiwara
IEICE Transaction on Information and Systems, Mar. 2004, Refereed, Not invited

LSIのRTレベルにおけるテスト容易化設計技術
細川利典,井上智生
電子情報通信学会情報システムソサイエティ誌, Feb. 2004, Not refereed, Invited
Lead

ATPGパターン数削減指向テストポイント挿入方法
吉村正義; 細川利典; 太田光保
電子情報通信学会論文誌D-Ⅰ, Dec. 2003, Refereed, Not invited

An Improvement of a Test Plan Generation Algorithm for Hierarchical Test Based on Strong Testability
Tomoo Inoue; Naoki Okamoto; Hideyuki Ichihara; Toshinori Hosokawa; Hideo Fujiwara
Proc. of IEEE The 4th Workshop on RTL and High Level Testing, Nov. 2003, Refereed, Not invited

A DFT Selection Method for Reducing Test Application Time of System-on-Chips
Masahide Miyazaki; Toshinori Hosokawa; Hiroshi Date; Mhiaki Muraoka; and Hideo Fujiwara
Proc. of IEEE The 12th Asian Test Symposium '03, Nov. 2003, Refereed, Not invited

A Method of Test Plan Grouping to Shorten Test Length for RTL Data Paths under a Test Controller Area Constraint
Toshinori Hosokawa; Hiroshi Date; Masahide Miyazaki; Michiaki Muraoka; and Hideo Fujiwara
Proc. of IEEE The 12th Asian Test Symposium '03, Nov. 2003, Refereed, Not invited
Lead

A Method of Test Plan Grouping to Shorten Test Length for RTL Data Paths under a Test Controller Area Constraint
Toshinori Hosokawa; Hiroshi Date; Masahide Miyazaki; Michiaki Muraoka; and Hideo Fujiwara
Proc. of IEEE The 12th Asian Test Symposium '03, Nov. 2003, Refereed, Not invited
Lead

A Test State Reduction Method for FSMS with Non-Scan-DFT Using Don't Care Inputs Identification Technique
Toshinori Hosokawa; Hiroshi Date; and Michiaki Muraoka
Jornal of Information Processing of Japan, May 2003, Refereed, Not invited
Lead

VCore-Based Design Methodology
Michiaki Muraoka; Hideyuki Hamada; Hiroaki Nishi; Toshihiko Tada; Yoichi Onishi; and Toshinori Hosokawa
Proc. of IEEE Asian and South Pachific Design Automation Conference 2003, Jan. 2003, Refereed, Not invited

A Test Plan Grouping Method to Reduce Test Length and Test Controller Area for RTL Data Paths
Toshinori Hosokawa; Hiroshi Date; Masahide Miyazaki; and Michiaki Muraoka
Proc. of IEEE The 3rd Workshop on RTL and High Level Testing, Nov. 2002, Refereed, Not invited
Lead

A Non-scan DFT Method for RTL Data Path Circuits with Various Bit Width
Hiroshi Date; Toshinori Hosokawa; Masahide Miyazaki; and Michiaki Muraoka
Proc. of IEEE the 3rd Workshop on RTL and High Level Testing, Nov. 2002, Refereed, Not invited

A SoC Test Strategy Based on a Non-scan DFT Method
Hiroshi Date; Toshinori Hosokawa; and Michiaki Muraoka
Proc. of IEEE the 11th Asian Test Symposium, Nov. 2002, Refereed, Not invited

A Test Point Insertion Method to Reduce the Number of Test Patterns
Masayoshi Yoshimura; Toshinori Hosokawa; and Mitsuyasu Ohta
Proc. of IEEE the 11th Asian Test Symposium, Nov. 2002, Refereed, Not invited

A State Reduction Method for Non-Scan Based FSM Testing with Don't Care Inputs Identification Technique
Toshinori Hosokawa; Hiroshi Date; and Michiaki Muraoka
Proc. of IEEE the 11th Asian Test Symposium, Nov. 2002, Refereed, Not invited
Lead

Two Test Generation Methods Using a Compacted Test Table and a Compacted Test Plan Table for RTL Data Path Circuits
Toshinori Hosokawa; Hiroshi Date; and Michiaki Muraoka
IEICE Transaction on Information and Systems, Oct. 2002, Refereed, Not invited
Lead

A Test Generation Method Using a Compacted Test Table and a Test Generation Method Using a Compacted Test Plan Table for RTL Data Path Circuits
Toshinori Hosokawa; Hiroshi Date; and Michiaki Muraoka
Proc. of IEEE the 20th VLSI Test Symposium, May 2002, Refereed, Not invited
Lead

A Compacted Test Plan Table Generation Method for RTL Data Path Circuits
Toshinori Hosokawa; Hiroshi Date; and Michiaki Muraoka
Proc. of IEEE the 2nd Workshop on RTL ATPG & DFT, Nov. 2001, Refereed, Not invited
Lead

A Non Scan DFT Method using Functional Information of Operational Modules
Hiroshi Date; Toshinori Hosokawa; and Michiaki Muraoka
Proc. of IEEE the 2nd Workshop on RTL ATPG & DFT, Nov. 2001, Refereed, Not invited

Novel DFT Strategies Using Full/Partial Scan Designs and Test Point Insertion to Reduce Test Application Time
Toshinori Hosokawa; Masayoshi Yoshimura; and Mitsuyasu Ohta
IEICE Transaction on Fundamentals of Electronics, Communications and Computer Sciences, Nov. 2001, Refereed, Not invited
Lead

RTレベルパーシャルスキャン設計システムREPS
吉村正義; 細川利典; 太田光保
情報処理学会論文誌, Apr. 2001, Refereed, Not invited

Design for Testability Strategies Using Full/Partial Scan Designs and Test Point Insertions to Reduce Test Application Times
Toshinori Hosokawa; Masayoshi Yoshimura; and Mitsuyasu Ohta
Proc. of IEEE Asian and South Pacific Design Automation Conference 2001, Feb. 2001, Refereed, Not invited
Lead

RTL Partial Scan Design System: REPS
Toshinori Hosokawa; Masayoshi Yoshimura; and Mitsuyasu Ohta
Proc. of IEEE the 1st Workshop on RTL ATPG & DFT, Sep. 2000, Refereed, Not invited
Lead

時間展開モデルを用いた無閉路順序回路の動的テスト系列圧縮方法の解析
細川利典; 吉村正義; 太田光保
情報処理学会論文誌, Apr. 2000, Refereed, Not invited
Lead

Static and Dynamic Test Sequence Compaction Methods for Acyclic Sequential Circuits Using a Time Expansion Model
Toshinori Hosokawa; Tomoo Inoue; Toshihiro Hiraoka; and Hideo Fujiwara
Proc. of IEEE the 8th Asian Test Symposium, Nov. 1999, Refereed, Not invited
Lead

時間展開モデルを用いた無閉路順序回路の動的テスト系列圧縮方法の解析
細川利典,平岡敏洋,井上智生,藤原秀雄
電子情報通信学会論文誌D-Ⅰ, Jul. 1999, Refereed, Not invited
Lead

パーシャルスキャン設計による平衡再収斂構造のテスタビリティ評価
パーシャルスキャン設計による平衡再収斂構造のテスタビリティ評価
情報処理学会論文誌, Apr. 1999, Refereed, Not invited
Lead

An Optimal Time Expansion Model Based on Combinational ATPG for RT Level Circuits
Tomoo Inoue; Toshinori Hosokawa; Takahiro Mihara; and Hideo Fujiwara
Proc. of IEEE the 7th Asian Test Symposium, Dec. 1998, Refereed, Not invited

Partial Scan Methods Based on n-fold Line-up Structures and the State Justification of Pure Load/Hold Flip-Flaps
Toshinori Hosokawa; Toshihiro Hiraoka; Mitsuyasu Ohta; Michiaki Muraoka; and Shigeo Kuninobu
IEICE Transaction on Information and Systems, Jul. 1998, Refereed, Not invited
Lead

A Partial Scan Design Method Based on n-Fold Line-up Structures
Toshinori Hosokawa; Toshihiro Hiraoka; Mitsuyasu Ohta; Michiaki Muraoka; and Shigeo Kuninobu
Proc. of IEEE the 6th Asian Test Symposium, Nov. 1997, Refereed, Not invited
Lead

A Design for Testability Method using RTL Partitioning
Toshinori Hosokawa; Kenichi Kawaguchi; Mitsuyasu Ohta; and Michiaki Muraoka
Proc. of IEEE the 5th Asian Test Symposium, Nov. 1996, Refereed, Not invited
Lead

Design for Testability Using Register-Transfer Level Partial Scan Selection
Akira Motohara; Sadami Takeoka; Toshinori Hosokawa; Mitsuyasu Ohta; Yuji Takai; Michihiro Matsumoto; and Michiaki Muraoka
Proc. of IEEE Asia and South Pacific Design Automation Conference 1995, Aug. 1995, Refereed, Not invited

Sequential Test Generation Using State Traversal Algorithm
Hidetsugu Maekawa; Kazuhiro Kayashima; Yasuharu Shimeki; Toshinori Hosokawa; Akira Motohara; Michiaki Muraoka; and Seiichi Shin
Proc. of The Synthsis and Simulation Meeting and International Interchange SASIMI'93, Oct. 1993, Refereed, Not invited

A State Traversal Algorithm Using a State Covariance Matrix
Akira Motohara; Toshinori Hosokawa; Michiaki Muraoka; Hidetsugu Maekawa; Kazuhiro Kayashima; Yasuharu Shimeki; and Seiichi Shin
Proc. of IEEE the 30th Design Automation Conference, Jun. 1993, Refereed, Not invited

Scan Flip-flop Selection Based on State Transition for Automatic Partial Scan Insertion
Sadami Takeoka; Akira Motohara; Toshinori Hosokawa; and Mitsuyasu Ohta
Proc. of The Synthsis and Simulation Meeting and International Interchange SASIMI'92, Apr. 1992, Refereed, Not invited

Sequential ATPG with Timing Consideration
Toshinori Hosokawa; Akira Motohara; and Mitsuyasu Ohta
Proc. of The Synthesis and Simulation Meeting and International Interchange SASIMI'92, Apr. 1992, Refereed, Not invited
Lead

Design for Testability of ASICs using Sequential ATPG and Automatic Partial Scan Insertion
Toshinori Hosokawa; Akira Motohara; Mitsuyasu Ohta; and Toshiro Akino
Proc. of The Synthesis and Simulation Meeting and International Interchange SASIMI'90, Oct. 1990, Refereed, Not invited
Lead

Critical Flip Flop Identification Algorithms for Partial Scan Design
Akira Motohara; Toshinori Hosokawa; Mitsuyasu Ohta; and Toshiro Akino
Proc. of IFIP Workshop on Design & Test of ASICs, Jun. 1990, Refereed, Not invited

A Test Plan Grouping Method to Shorten Test Length for RTL Data Paths under a Test Controller Area Constraint
Toshinori Hosokawa; Hiroshi Date; Masahide Miyazaki; Michiaki Muraoka; and Hideo Fujiwara
IEICE Transaction on Information and Systems, Dec. 2003, Refereed
Lead

知識ベース 知識の森
細川利典; 他多数, Joint work, 10群1編3章3-7-4, 細川利典,他多数
電子情報通信学会, Jan. 2010, Not refereed

VLSI Logic Synthesis and Design
Edited by; R.W. DuttonToshinori; Hosokawa, eta, Joint work, Edited by R.W. Dutton Toshinori Hosokawa; etal.
IOS Press, Ohmsha, 1991, Not refereed

論理圧縮を用いた機能修正回路による論理ロック手法
野口葉平・吉村正義(京都産大)・三浦 怜・細川利典(日大)
電子情報通信学会VLSI設計技術研究会, Mar. 2023, 電子情報通信学会, Not invited

擬似ブール最適化を用いた論理BISTにおけるテスト実行時間最小化のためのシード選択手法
三浦 怜・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会VLSI設計技術研究会, Mar. 2023, 電子情報通信学会, Not invited

組込み自己テストのための複数ランダムパータンレジスタント遷移故障のシード生成法
徐 雁レイ・三浦 怜・○細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2023, 電子情報通信学会, Not invited

2パターン並列テストのためのコントローラの制御信号のドントケア割当て法
徐 浩豊・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2023, 電子情報通信学会, Not invited

故障診断分解能向上のための複数故障ペア識別パターン生成法
千田祐弥・細川利典(日大)・山崎浩二(明大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2023, 電子情報通信学会, Not invited

組込み自己テストにおける複数ランダムパターンレジスタント縮退故障のシード生成法
三浦 怜・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会（デザインガイア2022), Nov. 2022, 電子情報通信学会, Not invited

RTL故障診断容易化設計に基づくテスト生成法
千田祐弥・細川利典(日大)・山崎浩二(明大)
電子情報通信学会ディペンダブルコンピューティング研究会（デザインガイア2022）, Nov. 2022, 電子情報通信学会, Not invited

識別可能ハードウェア要素ペア数最大化のためのコントローラの制御信号のドントケア割当て法
大塚裕衣・千田祐弥・徐 浩豊・細川利典(日大)・山崎浩二(明大)
電子情報通信学会ディペンダブルコンピューティング研究会（デザインガイア2022）, Nov. 2022, 電子情報通信学会, Not invited

並列テストのためのコントローラの制御信号のドントケア割当てアルゴリズム
徐 浩豊・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会（HotSpa2022), Oct. 2022, 電子情報通信学会, Not invited

フィールドテストのためのk連続状態遷移に基づく状態信号系列を用いたフィールドテスタビリティの評価
豊岡雄大・渡辺悠樹・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会（SWoPP2022), Jul. 2022, 電子情報通信学会, Not invited

ゲート網羅故障のテスト生成高速化のためのブロック分割手法
溝田桃菜・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会（SWoPP2022), Jul. 2022, 電子情報通信学会, Not invited

故障励起条件を用いた低消費電力指向テスト生成法の高速化
三浦 怜・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会(SWoPP2022), Jul. 2022, 電子情報通信学会, Not invited

擬似ブール最適化を用いたFFR出力信号線遷移とWSAの相関に基づく低消費電力指向ドントケア割当て法
徐 雁レイ・三浦 怜・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会(SWoPP2022), Jul. 2022, 電子情報通信学会, Not invited

論理故障テスト並列化のための制御信号のドントケア割当て法
徐 浩豊・細川利典・山崎紘史・新井雅之(日大)・吉村正義(京都産大)
ETNET2022, Mar. 2022, 電子情報通信学会、情報処理学会, Not invited

故障活性化率に基づく診断分解能向上指向テスト生成法
千田祐弥・細川利典(日大)・山崎浩二(明大)
ETNET2022, Mar. 2022, 電子情報通信学会、情報処理学会, Not invited

RTLにおけるSFLL-hdに基づいた論理暗号化手法
野口葉平・吉村正義(京都産大)・辻川敦也・細川利典(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2022, 電子情報通信学会, Not invited

無効状態を含んだコントローラの遷移故障検出率向上指向状態割当て法
飯塚恭平・細川利典・山崎紘史(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2022, 電子情報通信学会, Not invited

レジスタ転送レベル回路における故障診断容易化のための コントローラの制御信号のドントケア割当て法の評価
土渕航平・徐 浩豊・千田裕弥・細川利典(日大)・山崎浩二(明大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2022, 電子情報通信学会, Not invited

ニューラルネットワークと故障検出情報を用いたマルチサイクルキャプチャテストにおける論理故障に関する欠陥種類推定法
太田菜月・細川利典(日大)・山崎浩二(明大)・新井雅之・山内ゆかり(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2022, 電子情報通信学会, Not invited

モンテカルロ木探索を用いた低消費電力指向ドントケア割当て法
平間勇貴; 細川利典(日本大); 吉村正義(京産大)
第84回FTC研究会, Jan. 2022, FTC研究会, Not invited

低消費電力指向多重目標故障テスト生成法
三浦 怜・細川利典・山崎紘史(日大)・吉村正義(京都産大)・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Dec. 2021, 電子情報通信学会, Not invited

レジスタ転送レベルにおけるSAT攻撃とFALL攻撃に耐性のある論理暗号化手法
辻川敦也・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Dec. 2021, 電子情報通信学会, Not invited

ニューラルネットワークを用いた被疑論理故障信号線の欠陥種類推定法
太田菜月・細川利典(日大)・山崎浩二(明大)・山内ゆかり・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2021, 電子情報通信学会, Not invited

レジスタ転送レベル回路における故障診断容易化のためのコントローラの制御信号のドントケア割当て法
土渕航平・細川利典(日大)・山崎浩二(明大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2021, 電子情報通信学会, Not invited

コントローラの遷移故障検出率向上のためのコントローラ拡大法
飯塚恭平・細川利典・山崎紘史(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2021, 電子情報通信学会, Not invited

レジスタ転送レベルにおけるアンチSATに基づく論理暗号化法
辻川敦也・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Mar. 2021, 電子情報通信学会, Not invited

RTLハードウェア要素のテストスケジューリング情報を用いた多重目標故障テスト生成法
浅見竜輝・細川利典・山崎紘史(日大)・吉村正義(京都産大)・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2021, 電子情報通信学会, Not invited

テスト容易化機能的時間展開モデルの情報を用いたテスト生成法
中村健太・石山悠太・細川利典(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2021, 電子情報通信学会, Not invited

レジスタ転送レベルにおける非スキャンベースフィールドテスタビリティに基づく制御信号のドントケア割当て法
池ヶ谷祐輝・石山悠太・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2021, 電子情報通信学会, Not invited

テストパターン数削減のためのゲート網羅故障の多重目標故障テスト生成法
浅見竜輝・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Jul. 2020, 電子情報通信学会, Not invited

データ量に基づく可検査性尺度を用いたテスト容易化機能的時間展開モデル生成法
中村健太・細川利典・石山悠太(日大)・藤原秀雄(阪学院大)
電子情報通信学会ディペンダブルコンピューティング研究会, Jul. 2020, 電子情報通信学会, Not invited

機能等価な有限状態機械生成に基づく面積削減指向コントローラ拡大法
辻川敦也・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Jul. 2020, 電子情報通信学会

パーシャルMAX-SATを用いた抵抗性オープン故障に対するテスト生成法
山崎紘史・石山悠太・松田竜馬・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)・四柳浩之・橋爪正樹(徳島大)
電子情報通信学会VLD研究会, Mar. 2020, 電子情報通信学会, Not invited

n入力マルチプレクサのテスト不能故障数削減のためのコントローラ拡大法
竹内勇希・細川利典・山崎紘史(日大)・吉村正義(京都産大)
電子情報通信学会DC研究会, Feb. 2020, 電子情報通信学会, Not invited

パーシャルMaxSATを用いた低消費電力指向ドントケア判定・割当て同時最適化法
三澤健一郎・細川利典・山崎紘史(日大)・吉村正義(京都産大)・新井雅之(日大)
電子情報通信学会DC研究会, Feb. 2020, 電子情報通信学会, Not invited

遷移故障の並列テストのためのコントローラ拡大法
竹内勇希,細川利典,山崎紘史(日本大),吉村正義(京産大)
第82回FTC研究会, Jan. 2020, FTC研究会, Not invited

コントローラ拡大とパーシャルスキャン設計を用いた遷移故障モデルのためのテスト容易化機能的k時間展開モデル生成法
石山悠太・細川利典・池ヶ谷祐輝(日大)
電子情報通信学会DC研究会（デザインガイア2019）, Nov. 2019, 電子情報通信学会, Not invited

n回状態遷移被覆に基づく非スキャンオンラインテスト法
池ヶ谷祐輝・石山悠太・細川利典(日大)、吉村正義(京都産業大)
電子情報通信学会ディペンダブルコンピューティング研究会, Oct. 2019, 電子情報通信学会, Not invited

RTLにおけるコントローラの論理暗号化手法
吉村正義(京都産業大学)、橋立英実、辻川敦也、細川利典(日本大学)
DAシンポジウム2019, Aug. 2019, 情報処理学会, Not invited

Partial MaxSATを用いた低消費電力指向ドントケア割当て法
三澤健一郎、平間勇貫、細川利典、山崎紘史(日本大学)、吉村正義(京都産業大学)、新井雅之(日本大学)
DAシンポジウム2019, Aug. 2019, 情報処理学会, Not invited

MAX-SAT と両立故障グラフを用いたM バイN テスト圧縮法
浅見竜輝,細川利典,山崎紘史(日本大),吉村正義(京産大), 新井雅之(日本大)
第８１回FTC研究会, Jul. 2019, FTC研究会久慈郡, Not invited

テスト容易化機能的時間展開モデルのテスタビリティ尺度の評価
中村健太,石山悠太,細川利典(日本大),藤原秀雄(大阪学院大), 新井雅之(日本大)
第８１回FTC研究会, Jul. 2019, FTC研究会, Not invited

最大充足化問題を用いた抵抗性オープン故障に対するテスト生成法
山崎紘史・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)・四柳浩之・橋爪正樹(徳島大)
ETNET2019, Mar. 2019, 電子情報通信学会、情報処理学会, Not invited

キャプチャセーフテストベクトルの故障伝搬経路を模倣した低消費電力志向ドントケア判定法
三澤健一郎・細川利典・山崎紘史(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2019, 電子情報通信学会, Not invited

コントローラの遷移故障検出率向上のための状態割当て手法
吉村正義(京都産大)・竹内勇希・細川利典・山崎紘史(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2019, 電子情報通信学会, Not invited

コントローラのテスト活性化用状態圧縮法
池ヶ谷祐輝・石山悠太・細川利典・山崎紘史(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2019, 電子情報通信学会, Not invited

コントローラ拡大と鍵入力を用いた論理暗号化法のSAT攻撃耐性の評価
橋立 英実(日本大学大学院),細川 利典(日本大学),吉村 正義(京都産業大学)
第８０回FTC研究会, Jan. 2019, FTC研究会, Not invited

ニューラルネットワークを用いたランダムキャプチャセーフテストベクトル生成について
越智小百合・三澤健一郎・細川利典・山内ゆかり・新井雅之(日大)
デザインガイア2018, Dec. 2018, 電子情報通信学会、情報処理学会, Not invited

パーシャルスキャン設計を用いたkサイクルキャプチャテストのためのコントローラ拡大法
石山悠太・細川利典・山崎紘史(日大)
第17回情報科学技術フォーラム, Sep. 2018, 情報処理学会, Not invited

レジスタ転送レベルにおけるコントローラ拡大を用いた遷移故障検出率向上のためのテスト容易化設計
竹内勇希、細川利典、山崎紘史(日本大学)、吉村正義(京都産業大学)
DAシンポジウム2018, Aug. 2018, 情報処理学会, Not invited

キャプチャセーフテストベクトルの故障伝搬経路を模倣した低消費電力指向ドントケア判定法
三澤 健一郎; 山崎 紘史; 細川 利典(日大),吉村 正義(京都産業大)
第79回FTC研究会, Jul. 2018, FTC研究会, Not invited

コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法
竹内勇希・武田 俊・細川利典・山崎紘史(日大)・吉村正義(京都産大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2018, 電子情報通信学会, Not invited

kサイクルテストに基づく有限状態機械のテスト生成法
木下湧矢・細川利典(日大)・藤原秀雄(阪学院大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2018, 電子情報通信学会, Not invited

多重目標故障テスト生成を用いたテストパターン数削減のための故障スケジューリングの一考察
藤井 拓磨,細川 利典,山崎 紘史(日大),吉村 正義(京都産業大)
第78回FTC研究会, Jan. 2018, Not invited

k サイクルキャプチャテストに基づくレジスタ転送レベルテスト容易化設計法の評価
佐藤護,細川利典,山崎紘史(日本大)
第78回FTC研究会, Jan. 2018, FTC研究会, Not invited

IPコアの論理暗号化法の復号化鍵数の評価
橋立英実・細川利典(日大)・吉村正義(京都産大)
デザインガイア2017, Nov. 2017, 電子情報通信学会, Not invited

コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法
武田 俊・細川利典・山崎紘史(日大)・吉村正義(京都産大)
デザインガイア2017, Nov. 2017, 電子情報通信学会, Not invited

Error Detection and Software-based Self-test (Session Chair)
IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems, Oct. 2017, Not invited

フリップフロップ組合せの状態正当化による到達不能状態を用いた順序回路のテスト不能故障判定法
二関森人; 細川利典 (日本大学); 吉村正義 (京都産業大学); 山崎紘史; 新井雅之 (日本大学); 四柳浩之; 橋爪正樹 (徳島大学)
情報処理学会 DAシンポジウム2017, Sep. 2017, 情報処理学会, Not invited

ドントケアを用いたキャプチャセーフテスト集合の静的テスト圧縮法
越智小百合; 山崎紘史; 細川利典 (日本大学); 吉村正義 (京都産業大学)
情報処理学会 DAシンポジウム2017, Sep. 2017, 情報処理学会, Not invited

復号化鍵数によるIPコアの論理暗号化法の評価
橋立英実,細川利典(日本大),吉村正義(京産大)
第77回FTC研究会, Jul. 2017, FTC研究会, Not invited

キャプチャセーフテストベクトルを利用した低消費電力指向テスト生成における動的テスト圧縮法
細川利典・平井淳士・山崎紘史・新井雅之(日大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2017, Not invited

到達不能状態を用いたSATベース順序回路のテスト不能故障判定法
二関森人・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)・四柳浩之・橋爪正樹(徳島大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2017, Not invited

拡張シフトレジスタを用いた強セキュア回路設計法
山崎紘史・細川利典(日大)・藤原秀雄(阪学院大)
電子情報通信学会ディペンダブルコンピューティング研究会, Feb. 2017, Not invited

Testing(Session Chair)
The 22nd IEEE Pacific Rim International Symposium on Dependable Computing (PRDC 2017), Jan. 2017, Not invited

抵抗性オープン故障のテスト生成法の評価
錦織誠・山崎紘史・細川利典(日大)・吉村正義(京都産大)・新井雅之(日大)・四柳浩之・橋爪正樹(徳島大)
第76回FTC研究会, Jan. 2017, Not invited

Studies of High Level Design Aware Test Generation at Gate Level
Toshinori Hosokawa
IEEE the Seventeenth Workshop on RTL and High Level Testing, Nov. 2016, Invited

コントローラ拡大とテストポイントを用いたテスト圧縮効率向上のためのテスト容易化設計
武田俊(日本大学)、大崎直也(東京工業大学)、細川利典、山崎紘史(日本大学)、吉村正義(京都産業大学)
DAシンポジウム2016 － システムとLSIの設計技術 －, Sep. 2016, 情報処理学会 システムとLSIの設計技術研究会, Not invited

テスト容易化機能的時間展開モデル生成のためのバインディング法
佐藤護・増田哲也・西間木淳・細川利典(日大)・藤原秀雄(阪学大)
第75回FTC研究会, Jul. 2016, Not invited

テスト容易化機能的時間展開モデル生成のためのテスト容易化バインディング法
佐藤 護・細川利典・増田哲也・西間木 淳(日大)・藤原秀雄(阪学院大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Jun. 2016, Not invited

故障励起条件解析を用いたユニバーサル論理故障診断のための被疑故障ランキング法
高野秀之・細川利典・山崎紘史(日大)・山崎浩二(明大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Feb. 2016, Not invited

テストパターン数削減のためのRTLテストポイント挿入法
大崎直也・細川利典・山崎紘史(日大)・吉村正義(京都産大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Feb. 2016, Not invited

低消費電力指向マルチサイクルキャプチャテスト生成における時間展開数の評価
山崎 紘史・西間木 淳・細川 利典(日大)・吉村 正義(京産大)
第74回FTC研究会, Jan. 2016, Not invited

キャプチャセーフテスト圧縮法
日下部建斗・平井淳士・細川利典・山崎紘史・新井雅之(日大)
第74回FTC研究会, Jan. 2016, Not invited

静的テスト圧縮のための多重目標故障テスト生成を用いたMバイNアルゴリズム
原 侑也・山崎紘史・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会 ディペンダブルコンピューティング研究会 デザインガイア2015 -VLSI設計の新しい大地-, Dec. 2015, Not invited

VLSI設計工程時における未遷移信号線情報に基づいたトロイ回路検出法
坊屋鋪知拓(日本大学),細川利典(日本大学),吉村正義(京都産業大学)
DAシンポジウム2015 － システムとLSIの設計技術 －, Aug. 2015, 情報処理学会 システムとLSIの設計技術研究会, Not invited

コントローラ拡大に基づくデータパスのテスト容易化機能的時間展開モデル生成法
増田哲也,西間木淳,細川利典(日大),藤原秀雄(阪学院大)
第73回FTC研究会, Jul. 2015, Not invited

マルチサイクルキャプチャテスト集合を用いた単一ユニバーサル論理故障モデルの故障診断法
髙野秀之,山崎紘史,細川利典(日大),山崎浩二(明大)
第73回FTC研究会, Jul. 2015, Not invited

BASTにおけるスキャンスライスに基づくテストデータ削減法
錦織 誠・山崎紘史・細川利典・新井雅之(日大)・吉村正義(京都産大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Jun. 2015, Not invited

信号非遷移情報に基づくトロイ回路検出法
坊屋鋪知拓・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Feb. 2015, Not invited

スキャンベース攻撃を考慮した暗号LSIのテスト手法
吉村正義(京都産大)・西間木 淳・細川利典(日大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Feb. 2015, Not invited

階層テスト容易化高位合成におけるスケジューリングの一手法
西間木 淳・細川利典(日大)・藤原秀雄(阪学院大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Feb. 2015, Not invited

マルチサイクルキャプチャテスト集合を用いた単一論理故障の故障診断法の評価
高野秀之・山崎紘史・細川利典(日大)・山崎浩二(明大)
電子情報通信学会 ディペンダブルコンピューティング研究会, Feb. 2015, Not invited

順序回路におけるテスト不可能故障判定法の評価
秋山正碩(日大),山崎紘史(日大),細川利典(日大),吉村正義 (京産大)
第72回FTC研究会, Jan. 2015, Not invited

遷移故障テスト集合を用いた抵抗性ブリッジ故障検出率向上指向テスト生成法
北尾隆(日大)、山崎紘史(日大)、細川利典(日大)、吉村正義(京産大)
第72回FTC研究会, Jan. 2015, Not invited

テスト環境生成結果を用いた階層テスト容易化スケジューリング法
西間木淳(日大)、細川利典(日大)、藤原秀雄(大院大)
第72回FTC研究会, Jan. 2015, Not invited

キャプチャセーフテストベクトルを利用した低消費電力テスト生成法
平井淳士・細川利典・山内ゆかり・新井雅之(日大)
電子情報通信学会 ディペンダブルコンピューティング研究会 デザインガイア2014 -VLSI設計の新しい大地-, Nov. 2014, Not invited

キャプチャ消費電力削減のためのテストポイント挿入法
高橋慶安・山崎紘史・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会 ディペンダブルコンピューティング研究会 デザインガイア2014 -VLSI設計の新しい大地-, Nov. 2014, Not invited

キャプチャ消費電力削減のためのマルチサイクルキャプチャテスト生成法
山崎紘史・西間木 淳・細川利典(日大)・吉村正義(京都産大)
電子情報通信学会 ディペンダブルコンピューティング研究会 デザインガイア2014 -VLSI設計の新しい大地-, Nov. 2014, Not invited

自己組織化マップを用いた低消費電力テストパターンの分類とテスト生成について
平井淳士,細川利典,山内ゆかり,新井雅之(日本大)
第71回FTC研究会, Jul. 2014, FTC研究会, Not invited

マルチサイクルキャプチャテストの消費電力評価
山崎紘史,西間木淳,細川利典(日本大),吉村正義(京産大),山崎浩二(明治大)
第71回FTC研究会, Jul. 2014, FTC研究会, Not invited

A Binding Method for Hierarchical Testability Using Results of Test Environment Generation
西間木 淳・細川利典(日大)・藤原秀雄(阪学院大)
電子情報通信学会ディペンダブルコンピューティング研究会, Jun. 2014, 電子情報通信学会, Not invited

機能的k時間展開モデルのテスト容易性評価
増田哲也・西間木 淳・細川利典(日大)・藤原秀雄(阪学院大)
電子情報通信学会ディペンダブルコンピューティング研究会, Jun. 2014, 電子情報通信学会, Not invited

SATを用いた低キャプチャ電力指向ドントケア割当て法
高橋慶安・山崎紘史・細川利典(日大)・吉村正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2014, 電子情報通信学会, Not invited

マルチサイクルキャプチャテスト生成を用いた低消費電力指向遷移故障テスト生成法
山崎紘史・川連裕斗・西間木 淳・平井淳士・細川利典(日大)・吉村正義(九大)・山崎浩二(明大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2014, 電子情報通信学会, Not invited

BASTにおけるシフトデータ量削減法
田中まりか・山崎紘史・細川利典(日大)・吉村正義(九大)・新井雅之(日大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2014, 電子情報通信学会, Not invited

マルチサイクルキャプチャテスト生成を用いた低消費電力指向テスト生成法
川連裕斗,平井淳士,西間木淳,高橋慶安,北尾隆志,山崎紘史,細川利典(日本大),吉村正義(九州大),山崎浩二(明治大)
第70回FTC研究会, Jan. 2014, FTC研究会, Not invited

テスト生成アルゴリズムに対するテスト困難故障の評価
鈴木悠介,山崎紘史,細川利典(日本大),吉村正義(九州大),山崎浩二(明治大),中尾教伸(読売理工)
第70回FTC研究会, Jan. 2014, FTC研究会, Not invited

ドントケア判定とテスト圧縮技術を用いたブロードサイドテストパターン数削減のための制御ポイント挿入法の高速化について
山崎紘史,高橋明彦,細川利典(日本大),吉村正義(九州大)
第70回FTC研究会, Jan. 2014, FTC研究会, Not invited

電子情報通信学会ディペンダブルコンピューティング研究会 テスト（座長）
デザインガイア2013 -VLSI設計の新しい大地-, Nov. 2013

電子情報通信学会ディペンダブルコンピューティング研究会テスト（座長）
デザインガイア2013 -VLSI設計の新しい大地-, Nov. 2013, Not invited

BASTにおけるテストデータ量削減のためのインバータブロック構成法
田中まりか・山崎紘史・細川利典(日大)・吉村正義(九大)・新井雅之(日大)・中尾教伸(読売理工医療福祉専門学校)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Nov. 2013, 電子情報通信学会, Not invited

On a Controller Augmentation Method to Generate Functional k-Time Expansion Models for Data Path Circuits
Yusuke KODAMA; Jun NISHIMAKI; Tetsuya MASUDA; Toshinori HOSOKAWA; and Hideo FUJIWARA
第69回FTC研究会, Jul. 2013, Not invited

A Binding Method for Hierarchical Testability
Jun NISHIMAKI; Toshinori HOSOKAWA; and Hideo FUJIWARA
第69回FTC研究会, Jul. 2013, Not invited

データパス回路の機能的k時間展開モデル生成のためのコントローラ拡大法
兒玉雄佑,西間木 淳,増田哲也,細川利典(日大),藤原秀雄(阪学院大)
電子情報通信学会ディペンダブルコンピューティング研究会, Jun. 2013, 電子情報通信学会, Not invited

AES暗号回路におけるトロイ回路設計の影響評価およびその一考察
荻田 英実(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2013, 電子情報通信学会, Not invited

縮退故障テスト集合と遷移故障テスト集合を用いた欠陥検出能力向上のためのドントケア割当て法
若杉 諒介(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2013, 電子情報通信学会, Not invited

機能的k時間展開モデルを用いたデータパスのテスト生成のためのコントローラ再合成について
西間木 淳,兒玉 雄佑(日大)
第68回FTC研究会, Jan. 2013, FTC研究会, Not invited

マルチサイクルキャプチャテスト集合を用いた単一縮退故障の診断分解能と故障検出容易性に関する一考察
諏訪 弘樹,山崎 紘史,鈴木 悠介(日大),山崎 浩二(明大)
第68回FTC研究会, Jan. 2013, FTC研究会, Not invited

遷移故障テストパターンに基づいた故障活性化率向上指向ドントケア割当て法
若杉 諒介(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Nov. 2012, 電子情報通信学会, Not invited

テスト圧縮効率化のためのテスト生成法の一考察
楠山 友紀乃,山崎 達也(日大),吉村 正義(九大),山崎 浩二(明大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Nov. 2012, 電子情報通信学会, Not invited

遷移故障テストパターン数削減のための制御ポイント挿入箇所の解析
髙橋 明彦(日大),吉村 正義(九大)
第67回FTC研究会, Jul. 2012, FTC研究会, Not invited

ドントケア分散に基づくテスト圧縮指向ドントケア抽出法
山崎 紘史(日大),吉村 正義(九大)
第67回FTC研究会, Jul. 2012, FTC研究会, Not invited

故障活性化率向上指向ドントケア割当て法の評価
若杉諒介(日大)、吉村正義(九大)
電子情報通信学会ディペンダブルコンピューティング研究会, Jun. 2012, 電子情報通信学会, Not invited

An Evaluation of the Effects for Hardware Trojan Designs in AES Encryption Circuits
荻田 英実(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2012, 電子情報通信学会, Not invited

A method to reduce the number of test patterns for transition faults using control point insertions
髙橋 明彦(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2012, 電子情報通信学会, Not invited

制御ポイント挿入による遷移故障テストパターン削減法
髙橋 明彦(日大),吉村 正義(九大)
第66回FTC研究会, Jan. 2012, FTC研究会, Not invited

並列含意操作の効率化のためのグループ化評価
小松 正樹(日大),山崎 浩二(明大),吉村 正義(九大)
第66回FTC研究会, Jan. 2012, FTC研究会, Not invited

VLSI の製造バラつきと経年劣化を考慮したアダプティブフィールドテストにおけるパス選択法に関する考察
柏﨑 智史(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Nov. 2011, 電子情報通信学会, Not invited

BAST におけるテストデータ量を削減するためのスキャンチェインの接続法
陳 贇(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Nov. 2011, 電子情報通信学会, Not invited

AES暗号回路におけるトロイ設計の一考察
荻田 英実(日大),吉村 正義(九大)
第65回FTC研究会, Jul. 2011, FTC研究会, Not invited

テスト環境生成結果を用いた階層テストのための動作合成法
藤原 浩顕(日大),藤原 秀雄(大阪学院大学)
第65回FTC研究会, Jul. 2011, FTC研究会, Not invited

A Test Generation Method for Datapath Circuits Using Functional Time Expansion Models
早川 鉄平(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2011, 電子情報通信学会, Not invited

A Study on Test Generation for Effective Test Compaction
山﨑 達也(日大),吉村 正義(九大),山崎 浩二
第64回FTC研究会, Jan. 2011, FTC研究会, Not invited

A Sequential Test Generation Method and a Binding Method for Testability Using Behavioral Description
井上 諒一(日大),藤原 秀雄(奈良先端大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Dec. 2010, 電子情報通信学会, Not invited

A Test Compaction Oriented Control Point Insertion Method for Transition Faults
湯本 仁高(日大),吉村 正義(九大)
電子情報通信学会技術研究報告, Feb. 2010, 電子情報通信学会, Not invited

A behavior synthesis method for testability based on resource sequential depths reduction
長孝昭(日大)
第62回FTC研究会, Jan. 2010, FTC研究会, Not invited

テスト容易化のためのインタフェースを設けた動作合成システムPICTHYの開発
石井 英明(日大)
第62回FTC研究会, Jan. 2010, FTC研究会, Not invited

A secure design for testability of RSA encryption circuits
早川 鉄平(日大),吉村 正義(九大)
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Dec. 2009, 電子情報通信学会, Not invited

A Test Compaction Oriented Don't Care Identification Method
若園 大洋(日大),吉村 正義(九大)
電子情報通信学会技術研究報告 ディペンダブルコンピューティング研究会, Dec. 2009, 電子情報通信学会, Not invited

テスト生成アルゴリズムの研究動向
SEMICON JAPAN2009, Dec. 2009, SEMI JAPAN, Not invited

A Test Generation Method for Transition Fault Using Multi Cycle Capture Test
小河 宏志(日大),吉村 正義(九大),山崎 浩二(明大)
第61回FTC研究会, Jul. 2009, FTC研究会, Not invited

ケアビット分布制御のためのドントケア抽出法
若園大洋(日大)、吉村正義(九大)
第61回FTC研究会, Jul. 2009, Not invited

A scan test generation method to reduce the number of detected untestable faults
吉村正義(九大)・小河宏志(日大)・山崎浩二(明大)
電子情報通信学会技術研究報告VLSI設計技術研究会, May 2009, 電子情報通信学会, Not invited

スキャンテストにおけるテスト不可能故障の検出を削減するためのテスト生成法
吉村正義,小河宏志,大森悠翔,細川利典,山崎浩二
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2009, Not invited

SATを用いたATPG困難故障に対する冗長故障判定の高速化
秋山祐介,細川利典,吉村正義,山崎浩二
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2009, Not invited

検出容易故障に着目したドントケア数増加手法〜BASTアーキテクチャへの適用〜
万 玲玲,若園大洋,細川利典,吉村正義
電子情報通信学会技術研究報告ディペンダブルコンピューティング研究会, Feb. 2009, Not invited

SATを用いたATPG困難故障に対する冗長故障判定の高速化
秋山祐介,細川利典,吉村正義,山崎浩二
第60回FTC研究会, Jan. 2009, Not invited

平行構造回路に基づく階層テスト生成のための最適ブロック分割法
齋藤亮介,細川利典,井上智生
第60回FTC研究会, Jan. 2009, Not invited

ドントケア抽出を用いた縮退故障テストの遷移故障検出率向上手法
濱崎和光,細川利典
電子情報通信学会技術研究報告 ディペンダブルコンピューティング研究会, Nov. 2008, Not invited

BASTアーキテクチャにおけるドントケア抽出を用いた擬似ランダムパターンのビット反転数削減の一手法
万玲玲,細川利典,吉村正義
第59回FTC研究会, Jul. 2008, Not invited

機能的時間展開モデルを用いたデータパスのテスト生成法
杉木一也,細川利典,吉村正義
第59回FTC研究会, Jul. 2008, Not invited

マルチサイクルキャプチャテストを用いたフルスキャン設計回路の縮退故障テスト生成
大森悠翔,小河宏志,細川利典,吉村正義,山崎浩二
電子情報通信学会技術研究報告ディペンダブルコンピューティング, Feb. 2008, Not invited

故障活性化率向上のための可変n回テスト生成法とその品質評価に関する研究
冨田健,細川利典,山崎浩二
電子情報通信学会技術研究報告ディペンダブルコンピューティング, Feb. 2008, Not invited

テスト長制約下での欠陥検出率向上のための状態可観測なFSMのテスト生成法
井上諒一,細川利典,藤原秀雄
電子情報通信学会技術研究報告ディペンダブルコンピューティング, Feb. 2008, Not invited

テストパターンの静的圧縮における厳密解と貪欲解の比較
八木澤圭,山崎浩二,細川利典,玉木久夫
電子情報通信学会技術研究報告ディペンダブルコンピューティング, Feb. 2008, Not invited

Nハミング距離テストパターン圧縮に基づくテストパターン数削減指向テストポイント挿入法
齊藤善洋,湯本仁高,細川利典,吉村正義
第58回FTC研究会, Jan. 2008, Not invited

マルチサイクルキャプチャテストを用いたフルスキャン設計回路のテスト生成
大森悠翔,小河宏志,細川利典,山崎浩二,吉村正義
第58回FTC研究会, Jan. 2008, Not invited

テスト長制約下での欠陥検出率向上のための状態可観測なFSMのテスト生成法
井上諒一,細川利典,藤原秀雄
第57回FTC研究会, Jul. 2007, Not invited

故障活性化率向上のための可変n回テスト生成法とその品質評価
冨田健,細川利典,山崎浩二
第57回FTC研究会, Jul. 2007, Not invited

ディペンダブルコンピューティング（座長）
電子情報通信学会2007年総合大会, Mar. 2007, Not invited

正当化経路に着目した故障診断向きテスト生成に関する一考察
田本安充・山崎浩二(明大)、細川利典(日大)
電子情報通信学会技術研究報告 ディペンダブルコンピューティング, Feb. 2007, Not invited

テスト生成における決定ノードの有効性解析
大森悠翔・細川利典(日大)、吉村正義(福岡知的クラスタ研究所)、山崎浩二(明大)
電子情報通信学会技術研究報告 ディペンダブルコンピューティング, Feb. 2007, Not invited

テスト生成における決定ノードの有効性解析
大森悠翔、細川利典(日大)、吉村正義(福岡知的クラスタ研究所)、山崎浩二(明大)
第56回FTC研究会, Jan. 2007, Not invited

状態可観測なFSMに対する故障依存2パターンテスト生成法とその品質評価
細川利典、井上諒一(日大)、藤原秀雄(奈良先端大)
第55回FTC研究会, Jul. 2006, Not invited

状態可観測なFSMに対する故障非依存／依存テスト生成法
井上諒一,細川利典,藤原秀雄
電子情報通信学会技術報告, Feb. 2006, Not invited

状態可観測なFSMに対する故障非依存／依存テスト生成法
井上諒一,細川利典,藤原秀雄
第54回FTC研究会, Jan. 2006, Not invited

LSIテスティング（座長）
FIT2005 第4回情報科学技術フォーラム, Sep. 2005, Not invited

ディペンダブルコンピューティング（座長）
電子情報通信学会総合大会, Mar. 2005, Not invited

状態可観測な不完全記述FSMの機能テスト法
細川利典(日本大),藤原秀雄(奈良先端大)
電子情報通信学会技術研究報告（ディペンダブルコンピューティング研究会）, Feb. 2005, Not invited

ホールド制御削減のための階層テスト容易化設計法
岡本直己,市原英行,井上智生(広島市立大), 細川利典(日本大),藤原秀雄(奈良先端大)
電子情報通信学会技術研究報告（ディペンダブルコンピューティング研究会）, Feb. 2005, Not invited

多重外部出力検出テスト生成方法
中里大祐(システムジェイディー),細川利典(日本大),山崎浩二,石黒僚(明治大),伊達博(システムジェイディー)
電子情報通信学会技術研究報告（ディペンダブルコンピューティング研究会）, Feb. 2005, Not invited

ｎ回検出テストの故障診断に対する有効性に関する一考察
石黒僚(明治大),中里大祐(システムジェイディー),山崎浩二(明治大),細川利典(日本大)
電子情報通信学会技術研究報告（ディペンダブルコンピューティング）, Feb. 2005, Not invited

多重外部出力検出テスト生成
中里大祐(システムジェイディー),細川利典(日本大),山崎浩二,石黒僚(明治大),伊達博(システムジェイディー)
第52回FTC研究会, Jan. 2005, Not invited

SoCのテスト実行時間最短化を目標としたコアのDFT選択手法
宮崎政英; 細川利典; 伊達博; 村岡道明; 藤原秀雄
電子情報通信学会技術研究報告（ディペンダブルコンピューティング）, Feb. 2004, Not invited

n回故障検出テストの定義とその評価
中里大祐; 中島秀憲; 石黒僚; 山崎浩二; 山田幸英; 細川利典
第50回FTC研究会, Jan. 2004, Not invited

強可検査性に基づくデータパスのテストプラン生成アルゴリズムの改良について
岡本直己; 市原英行; 井上智生; 細川利典; 藤原秀雄
電子情報通信学会技術研究報告（ディペンダブルコンピューティング）, Nov. 2003, Not invited

SoCのテスト実行時間最短化を目標としたコアのDFT選択手法
宮崎政英; 細川利典; 伊達博; 岡道明; 藤原秀雄
電気学会 電子・情報・システム部門大会, Aug. 2003, Not invited

RTLコントローラの実動作機能テスト方法
細川利典; 伊達博; 宮崎政英; 村岡道明; 藤原秀雄
第49回FTC研究会, Jul. 2003, Not invited

テストコントローラ面積制約条件下でのRTLデータパスのテスト長最短化のためのテストプラングループ化方法
細川利典; 伊達博; 宮崎政英; 村岡道明
第48回FTC研究会, Jan. 2003, Not invited

動作記述における演算情報を利用した非スキャンテスト容易化設計手法
伊達博; 細川利典; 村岡道明
情報処理学会 DAシンポジウム2002論文集, Jul. 2002, Not invited

動作記述における演算情報を利用した非スキャンテスト容易化設計手法
伊達博; 細川利典; 村岡道明
第46回FTC研究会, Jan. 2002, Not invited

RTLデータパス回路のための圧縮テストプラン表を用いたテスト生成方法
細川利典; 伊達博; 村岡道明
第46回FTC研究会, Jan. 2002, Not invited

Test Compaction (Session Chair)
IEEE The Tenth Asian Test Symposium, Nov. 2001, Not invited

RTLパーシャルスキャン設計システム：REPS
細川利典; 吉村正義; 太田光保
第44回FTC研究会, Jan. 2001, Not invited

テストパターン削減指向テストポイント挿入方法
吉村正義; 細川利典; 太田光保
第43回FTC研究会, Jul. 2000, Not invited

フル／パーシャルスキャン設計とテストポイント挿入を用いたテスト実行時間削減のためのテスト容易化設計戦略
細川利典; 吉村正義; 鈴木健夫; 太田光保
第43回FTC研究会, Jul. 2000, Not invited

時間展開モデルを用いた無閉路順序回路の動的テスト系列圧縮方法の解析
細川利典; 吉村正義; 太田光保
第41回FTC研究会, Jul. 1999, Not invited

平衡再収斂構造を考慮したｎ重整列構造に基づく最適スキャンＦＦ決定方法
平岡敏洋; 細川利典; 太田光保
情報処理学会 DAシンポジウム'98 論文集, Jul. 1998, Not invited

時間展開モデルを用いた無閉路順序回路のテスト系列圧縮について
細川利典; 井上智生; 平岡敏洋; 藤原秀雄
第39回FTC研究会, Jul. 1998, Not invited

ｎ重整列構造に基づくパーシャルスキャン設計方法
細川利典; 平岡敏洋; 太田光保; 村岡道明
第37回FTC研究会, Jul. 1997, Not invited

ｎ重整列構造に基づくパーシャルスキャン設計方法
細川利典; 平岡敏洋; 太田光保; 村岡道明
情報処理学会 DAシンポジウム'97 論文集, Jul. 1997, Not invited

RTL回路分割を用いたテスト容易化設計手法
細川利典; 川口謙一; 太田光保; 村岡道明
第36回FTC研究会, Jan. 1997, Not invited

組合せATPGに基づくＲＴレベル部分スキャン設計法
井上智生; 細川利典; 藤原秀雄
第36回FTC研究会, Jan. 1997, Not invited

RTL分割を用いたテスト容易化設計手法
細川利典; 川口謙一; 太田光保; 村岡道明
情報処理学会 DAシンポジウム'96 論文集, Aug. 1996, Not invited

レジスタ転送レベルでのテスト容易化設計手法
本原章; 高井祐司; 細川利典; 松本道弘; 村岡道明
情報処理学会 DAシンポジウム'94 論文集, Aug. 1994, Not invited

ASIC向きテスト設計自動化システムMint
本原章; 太田光保; 細川利典; 竹岡貞巳
情報処理学会 DAシンポジウム'92 論文集, Aug. 1992, Not invited

AN APPROACH TO FAULT COVERAGE IMPROVEMENT OF ATPG
太田 光保; 細川 利典; 本原 章
情報処理学会設計自動化研究会, Oct. 1991, Not invited

テスト生成の結果を用いた順序回路のテスト容易化設計
竹岡貞巳; 本原章; 細川利典; 太田光保
情報処理学会 DAシンポジウム'91 論文集, Aug. 1991, Not invited

パーシャルスキャン自動挿入
太田光保; 本原章; 竹岡貞巳; 細川利典
第25回ＦＴＣ研究会, Jul. 1991, Not invited

An Approach to Design for Testability for ASICs Using Partial Scan Techniques
Akira Motohara; Toshinori Hosokawa; Mitsuyasu Ohta; and Toshiro Akino
IEEE Workshop on Design for Testability, Apr. 1990, Not invited

ＡＳＩＣ順序回路のテストパターン自動生成
第22回FTC研究会
第22回FTC研究会, Jan. 1990, Not invited

TEST GENERATION ALGORITHM FOR SEQUENTIAL CIRCUITS WITH PARTIAL SCAN STRUCTURE
細川 利典; 本原 章; 太田 光保; 秋濃俊郎
電子情報通信学会フォールトトレラントシステム研究会, Oct. 1989, Not invited

論理シミュレーションエンジンMELODYとELSE－1
水野洋; 細川利典; 菅野雅秀; 金澤; 戸倉; 秋濃 (松下電器産業)
電子情報通信学会技術研究報告VLSI設計技術研究会, Feb. 1989, 電子情報通信学会, Not invited

ハードウェア実習
明治大学理工学部情報科学科

コンピュータ設計実習
明治大学理工学部情報科学科

LSIテスト設計技術
九州大学システムLSI研究センター

IEEE

電子情報通信学会

情報処理学会

SoCのテスト容易化設計
株式会社ソシオネクスト, Oct. 2017 - Sep. 2019
細川 利典、山崎 紘史

高位設計からのLSIの非スキャンテスト容易化動作合成及びテスト生成に関する研究
日本学術振興会, 科学技術研究補助金基盤(C), Apr. 2014 - Mar. 2017
細川 利典

IEEE Workshop on RTL and High Level Testing (WRTLT) Steering Committee (2017-2019), Chair
others
IEEE, Taiwan, China, India, 01 Jan. 2017 - 31 Dec. 2019

The 25th Asian Test Symposium, Organizing Committee, Tutorial Chair
others
IEEE, Hiroshima, Japan, 01 Aug. 2014 - 31 Dec. 2016

IEEE Workshop on RTL and High Level Testing (WRTLT) Steering Committee (2014-2016), Vice-Chair
others
IEEE, China, India, Japan, 01 Jan. 2014 - 31 Dec. 2016